Sincronización de descarga de excímeros: Control de disparo FPGA

Sincronización de descarga de excímeros: Control de disparo FPGA

Compendio

El disparador determina cuándo se activa el banco de pulsos, por lo que la fluctuación del disparador afecta directamente a la energía del pulso. La temporización del microcontrolador no alcanza la precisión de subnanosegundos que requieren la litografía y el micromecanizado. Este artículo presenta la aritmética de la fluctuación, las opciones de aislamiento y sus cifras de propagación, cuatro modos de fallo en campo y los parámetros de los componentes pasivos que mantienen la temporización estable durante meses.

1. Introducción

Un generador de excímeros se activa cuando el banco de pulsos está cargado, el gas está listo y la cavidad está alineada. La señal de disparo debe llegar en ese instante, con cada pulso, a frecuencias de hasta 6 kHz.

Cualquier variación en el retardo del disparo se convierte en una variación en la energía del pulso. En litografía, esto se manifiesta como una dispersión del ancho de línea, y en micromecanizado, como una falta de uniformidad en la profundidad.

Los generadores de disparo de microcontroladores y DSP tienen una resolución de 10 ns a 100 ns y una fluctuación de 5 ns a 20 ns. Esto no es suficiente para los totales de subnanosegundos que requieren estos procesos.

Este artículo abarca la aritmética de temporización, la arquitectura FPGA, las opciones de aislamiento, cuatro modos de fallo observados en la práctica y los componentes pasivos cuyos efectos parásitos determinan el valor final.

2. Mecanismo central

2.1 Resolución de temporización a partir del reloj

El paso de tiempo más pequeño que puede producir un disparador digital sigue el período del reloj:

T_res = 1 / f_clock

donde T_res es la resolución de temporización y f_clock la frecuencia del reloj.

Un reloj de 200 MHz proporciona 5 ns. Para alcanzar 1 ns se necesita un reloj superior a 1 GHz o un PLL fraccional-N que interpole entre flancos. Los bloques PLL modernos mantienen la resolución y la fluctuación por debajo de 100 ps.

2.2 La suma de fluctuación

Tres contribuciones independientes establecen la fluctuación del disparador, y se suman como una raíz cuadrada de la suma de los cuadrados:

J_total = √(J_FPGA² + J_ISO² + J_GD²)

donde J_total es la fluctuación total del disparador, J_FPGA la fluctuación interna de la FPGA, J_ISO la fluctuación añadida por la barrera de aislamiento y J_GD la fluctuación del circuito de control de puerta.

Con 100 ps, ​​300 ps y 200 ps, ​​el total asciende a 374 ps. La misma suma con un optoacoplador en posición de aislamiento se sitúa cerca de los 200 ns, lo que supone un resultado 500 veces peor.

2.3 Sincronización multicanal

Las fuentes de alimentación multimodulares necesitan que sus canales estén alineados con una precisión de aproximadamente 1 ns. El error entre dos canales combina la diferencia de retardo y la diferencia de fluctuación (jitter):

Δt = |Delay_1 − Delay_2| + |Jitter_1 − Jitter_2|

donde Δt es el error de sincronización entre dos canales, Delay el retardo de propagación a través de cada canal y Jitter la fluctuación de cada canal.

Las líneas de retardo coincidentes a ±200 ps con la fluctuación de fase coincidente a ±100 ps dan como resultado 600 ps. Esto mantiene a los cuatro módulos dentro del intervalo en el que se activan simultáneamente.

2.4 Opciones de aislamiento y su retardo

El FPGA se encuentra entre 1.8 V y 3.3 V, mientras que la etapa de potencia se encuentra entre 20 kV y 40 kV. Los optoacopladores retrasan la señal entre 1 µs y 10 µs y generan una fluctuación (jitter) de entre 100 ns y 500 ns. Los transformadores retrasan la señal entre 100 ns y 500 ns y generan una fluctuación (jitter) de entre 10 ns y 50 ns. Los enlaces de fibra óptica retrasan la señal entre 50 ns y 200 ns y generan una fluctuación (jitter) de entre 10 ps y 100 ps.

El retardo es compensable porque es constante. La fluctuación no lo es, porque se suma al total en el §2.2.

2.5 Parásitos pasivos que alteran la sincronización

Un condensador de desacoplamiento con alta inductancia serie equivalente (ESL) permite que la tensión de alimentación caiga durante un cambio brusco de corriente:

ΔV = ESL × di/dt

donde ΔV es la caída de tensión en el riel, ESL la inductancia serie equivalente del condensador de desacoplamiento y di/dt la pendiente de la corriente.

Esa caída llega al árbol de reloj de la FPGA y se convierte en un error de temporización. Una resistencia limitadora de corriente ralentiza el flanco que alimenta, y el retardo sigue la constante de tiempo de la resistencia-capacitancia:

τ = R_lim × C_load

donde τ es la constante de tiempo del borde, R_lim la resistencia limitadora de corriente y C_load la capacitancia en el nodo accionado.

La energía del pulso sigue entonces la dispersión del disparador. La sensibilidad es lineal en el valor de fluctuación:

ΔE / E = k × σ_t

donde ΔE / E es el cambio fraccional de energía del pulso, σ_t la fluctuación del disparo en nanosegundos y ka un coeficiente de aproximadamente el 2% por nanosegundo. Con una fluctuación de 2 ns, la energía del pulso cambia un 4%.

Figura 1: Un PLL de 100 ps, ​​un enlace de fibra de 300 ps y un control de puerta de 200 ps dan como resultado 374 ps en raíz cuadrada de la suma de los cuadrados, muy por debajo del objetivo de 500 ps.

3. Puntos débiles de la ingeniería

Punto débil 1: Vibración que aparece como propagación de energía pulsátil

Un láser con una fluctuación de disparo de 2 ns produjo una variación de energía del 4 % entre pulsos. La litografía la mostró como una dispersión del ancho de línea y el micromecanizado como una variación de profundidad.

El servicio técnico modificó la mezcla de gases y, posteriormente, la óptica. La distribución del retardo de disparo medida reveló la causa real, que había estado presente en la cadena de sincronización todo el tiempo.

Problema 2: Desviación del canal que sobrecarga un módulo.

Una fuente de alimentación de cuatro módulos con un error de sincronización de 5 ns activó sus módulos en secuencia. El primer módulo suministró la mayor parte de la corriente, el último la menor, y la distribución de energía fue desigual.

Se atribuyó el fallo de los módulos a la calidad de los condensadores. Las mediciones de retardo de canal mostraron una desviación de 5 ns como causa.

Punto crítico 3: Un optoacoplador en la ruta de aislamiento.

Una barrera de optoacoplador añadió un retardo de 5 µs y una fluctuación de 200 ns. El retardo se calibró fuera del cronograma, por lo que el disparador llegó a tiempo en promedio.

La fluctuación temporal no pudo ser eliminada mediante calibración. Se sumó directamente al total de 374 ps y, por sí sola, hizo que la suma superara el objetivo de 1 ns.

Punto crítico 4: Decaimiento por desacoplamiento que provoca una desviación en la sincronización.

Los condensadores de desacoplamiento con alta inductancia serie equivalente (ESL) permiten que la tensión de alimentación disminuya durante transitorios rápidos. A medida que los componentes envejecían, la disminución de la tensión aumentaba, y con ella, la fluctuación de la señal de reloj de la FPGA.

La sincronización se degradó a lo largo de los meses sin que se detectara ningún evento específico. La capacitancia se mantuvo dentro de los límites de tolerancia en todo momento, por lo que una revisión rutinaria indicó que el banco estaba en buen estado.

Problema 5: No hay medición de fluctuación en el campo.

El sistema medía la energía del pulso y la frecuencia de repetición, pero nunca la sincronización del disparo. Cuando la sincronización se desajustaba, la fluctuación de energía se registraba como un problema del proceso.

Un contador de intervalos de tiempo en la ruta de activación convierte la misma desviación en un número que tiene un umbral y una línea de tendencia.

4. Pasos del diseño

Estrategia 1: Elegir una FPGA con un PLL de baja fluctuación.

Utilice un dispositivo con un PLL integrado con una fluctuación de fase inferior a 100 ps y una frecuencia de reloj de 1 GHz o superior. Implemente la lógica de disparo en la estructura de control cercana a los pines de salida para que el retardo de propagación interno sea corto y predecible.

A continuación, verifique la ruta del reloj como un sistema. La distribución del reloj a nivel de placa suele generar más fluctuación (jitter) que el propio PLL.

Estrategia 2: Transportar el aislamiento a través de la fibra

Utilice transmisores y receptores de fibra con una fluctuación de fase (jitter) inferior a 100 ps y un ancho de banda de enlace superior a 100 MHz para que la velocidad de flanco se mantenga durante el cruce. La fibra multimodo con un núcleo de entre 50 µm y 62.5 µm proporciona un acoplamiento fiable a esta velocidad de datos.

Sustituir un optoacoplador por un enlace de fibra óptica reduce el tiempo de aislamiento de 200 ns a 100 ps, ​​lo que posibilita el total de 374 ps.

Estrategia 3: Ajustar las líneas de retardo y calibrar cada canal.

Utilice líneas de retardo ajustadas a ±200 ps, ​​mida cada canal durante la puesta en marcha y cargue la corrección en los registros de retardo de la FPGA. Las líneas ajustadas, junto con la fluctuación de fase ajustada, proporcionan un error de sincronización de 600 ps en los cuatro canales.

Registra el error en cada turno y activa la alarma a los 500 ps. La desviación del canal aumenta con el tiempo, ya sea con un controlador o una resistencia, y aparece en el registro mucho antes de que se manifieste en el proceso.

Estrategia 4: Mantener a raya a los parásitos pasivos.

Usar N4700 Componentes con ESL inferior a 10 nH para el desacoplamiento de FPGA, montados en los pines de alimentación. La caída de tensión en el riel aumenta con la ESL, y esta caída llega al árbol de reloj como un error de temporización.

Limitar la corriente con HVRGHP Componentes de película gruesa con ESL inferior a 5 nH, colocados en los pines de salida de la FPGA, y verificar el valor y la inductancia a 100 MHz. A diodo de recuperación rápida En trr 25–35 ns protege la salida sin inyectar carga de recuperación en el flanco de disparo.

Estrategia 5: Monitorear la sincronización y mantener estables los componentes.

Mida la fluctuación (jitter) y el error de sincronización con un contador de intervalos de tiempo de alta resolución y compare ambos valores con la línea base de puesta en marcha. Active la alarma si la fluctuación se produce a los 500 ps y el error de sincronización a 1 ns.

Usar HVCT8G encapsulados en la interfaz de alto voltaje, donde su baja inductancia de bucle mantiene corta la trayectoria de acoplamiento. Murata Las piezas de tipo tornillo son la referencia para esa posición, y una condensador de película Cubre el desacoplamiento de baja frecuencia que las partes cerámicas no alcanzan.

Parámetro del componente	Valor típico	Condición de prueba
Tensión nominal (serie HVCT8G)	10 kV DC	alto potencial 1.5× durante 60 s
Capacidad	4700 pF ±20% (472M)	1 MHz, 1 V rms
ESR a 1 MHz	por debajo de 50 mΩ	-
Inductancia de bucle (cuerda E40)	por debajo de 8 nH	Espacio entre terminales de 40 mm
resistencia de aislamiento	superior a 10 GΩ a 500 V CC	25 °C, 60 % HR
Rango de temperatura	−40 °C a +125 °C	Serie IEC 60068-2
Capacidad de dv/dt de pulso	por encima de 50 kV/µs	a tensión nominal

5. Condensadores de desacoplamiento HVC para etapas de disparo de FPGA

En este nodo, la elección se basa en tres requisitos: una inductancia serie equivalente (ESL) lo suficientemente baja como para mantener la tensión durante un cambio brusco de corriente, una capacitancia que no varíe con la temperatura y un encapsulado compatible con los pines de alimentación de la FPGA. HVC fabrica componentes N4700 para este conjunto en una fábrica propia de 6,000 m² en Dongguan, con un rango de tensión de 1 kV a 150 kV.

Seis parámetros que importan aquí

• Un ESL inferior a 10 nH mantiene la caída de riel durante transitorios rápidos, lo que mantiene la fluctuación del reloj fuera del total de la sección 2.2.
• Un valor de tanδ inferior al 0.1% mantiene el auto calentamiento en niveles insignificantes, por lo que el valor de la capacitancia se mantiene estable durante largos periodos de funcionamiento.
• Un TCC de ±30 ppm/°C mantiene el valor de desacoplamiento en todo el rango de temperatura de la carcasa, por lo que la sincronización no varía con las condiciones ambientales.
• Descarga parcial inferior a 5 pC a tensión nominal. El apantallamiento de descargas parciales elimina los microarcos internos que añadirían ruido a la línea de reloj.
• Cobertura desde 1 kV hasta 150 kV en formatos de terminales radiales y de tornillo, de modo que un único sistema dieléctrico sirve para el desacoplamiento de la FPGA, la alimentación del controlador de puerta y el nodo de interfaz de alta tensión.
• Calificados como reemplazo directo para marcas líderes en servicio de campo de fuentes de luz DUV, y especificados por fabricantes de equipos originales de láser en nuevas plataformas. Los componentes HVC coinciden con los parámetros eléctricos y las dimensiones del encapsulado de los condensadores de alto voltaje tipo tornillo de Murata.

Entrega y soporte

Las piezas estándar se envían en un plazo de 4 a 8 semanas y los conjuntos de desacoplamiento compatibles en un plazo de 6 a 10 semanas. El departamento de ingeniería de aplicaciones HVC ofrece soporte para el análisis de fluctuaciones de tensión, la revisión de la interfaz de aislamiento, la adaptación de la línea de retardo y la simulación de la caída de tensión en los raíles.

Envíe la frecuencia del reloj, el valor objetivo de fluctuación (jitter), el número de canales y la distancia de aislamiento. HVC le enviará una hoja de componentes con los números de pieza, la distribución de ESL y ESR, y un kit de evaluación de dos muestras en un plazo de cinco días hábiles.

6. Preguntas frecuentes

P1: ¿Qué fluctuación de disparo puede alcanzar un FPGA?

En total, menos de 500 ps, ​​y 374 ps con una distribución realista de 100 ps del PLL, 300 ps del enlace de aislamiento y 200 ps del control de puerta. Este total proviene de la raíz cuadrada de la suma de los cuadrados, por lo que el término mayor predomina y merece la mayor atención.

P2: ¿Por qué los optoacopladores no funcionan para este disparador?

Debido a que su fluctuación (jitter) oscila entre 100 ns y 500 ns, el retardo se puede calibrar fuera del cronograma, pero la fluctuación no. Por lo tanto, un optoacoplador añade 200 ns a un total medido en cientos de picosegundos. Un enlace de fibra óptica ofrece el mismo aislamiento con una fluctuación de entre 10 ps y 100 ps.

P3: ¿Cómo sincronizo cuatro canales de disparo?

Utilice líneas de retardo ajustadas a ±200 ps y fluctuaciones de fase ajustadas a ±100 ps, ​​lo que da un error de 600 ps a partir de Δt = |Retardo_1 − Retardo_2| + |Fluctuación_1 − Fluctuación_2|. A continuación, calibre el registro de retardo de cada canal durante la puesta en marcha y active la alarma a los 500 ps de deriva.

P4: ¿Cuánta variación de energía provoca la fluctuación (jitter)?

Aproximadamente un 2 % por nanosegundo, por lo que una fluctuación de 2 ns produce una variación de energía del 4 % entre pulsos. Esto se manifiesta como una dispersión del ancho de línea en la litografía y como una falta de uniformidad en la profundidad en el micromecanizado. Reducir la fluctuación a 374 ps disminuye la variación de energía a aproximadamente un 0.7 %.

P5: ¿Por qué es importante el ESL del condensador de desacoplamiento para la sincronización?

Debido a que la caída de tensión en el riel sigue la ley ΔV = ESL × di/dt, y dicha caída llega al árbol de reloj de la FPGA, un componente con 50 nH de ESL permite que el riel se mueva cinco veces más que un componente con 10 nH, y la fluctuación del reloj aumenta con ello. Monte los componentes en los pines de alimentación para cortar el bucle.

P6: ¿Qué disparadores de servicio debe utilizar la etapa de disparo?

Alarma con fluctuación de fase de 500 ps o error de sincronización de 1 ns, medidos con un contador de intervalos de tiempo. Se realiza un seguimiento de ambos valores con respecto a la línea base de puesta en marcha. La capacitancia se mantiene dentro de la tolerancia mientras la temporización se deteriora, por lo que la medición de la temporización es el único indicador temprano.

7. referencias

1. E. Kuffel, WS Zaengl, J. Kuffel, Fundamentos de ingeniería de alta tensión, 2ª ed., Newnes, 2000.
2. N. Mohan, TM Undeland, WP Robbins, Electrónica de potencia: convertidores, aplicaciones y diseño., 3ª ed., Wiley, 2003.
3. Aviso 2 de MIL-HDBK-217F, Predicción de la fiabilidad de los equipos electrónicos, 1995.
4. IEC 60384-1:2021, Condensadores fijos para uso en equipos electrónicos - Parte 1: Especificación genérica, 6ª ed. Ginebra: IEC, 2021.
5. IEC 60664-1:2020, Coordinación del aislamiento para equipos en sistemas de suministro de baja tensión - Parte 1: Principios, requisitos y ensayos, 3.ª ed. Ginebra: IEC, 2020.
6. H. Nakao, Y. Yonezawa, T. Sugawara, Y. Nakashima y F. Kurokawa, Método de evaluación en línea de la degradación de condensadores electrolíticos para la predicción de fallos en fuentes de alimentación conmutadas controladas digitalmente., IEEE Transactions on Power Electronics, vol. 33, no. 3, pp. 2552-2558, 2018. https://doi.org/10.1109/tpel.2017.2691048.
7. AN2001_06 — Conexión en serie de IGBT, Infineon Technologies, AN2001_06, http://www.infineon.com/dgdl/Infineon-AN2001_06_Series_connection_of_IGBTs-AN-v1.0-en.pdf?fileId=db3a304412b407950112b40f000d12f7 .
8. JP 3979823 B2, 巻線装置及びそれを用いた高電圧パルス発生装置 (Equipo de bobinado y generador de impulsos de alto voltaje que lo utiliza), Gigaphoton Inc., https://www.sumobrain.com/patents/JP3979823B2.html .
9. Impulsando el futuro: Cómo los condensadores cerámicos multicapa de alto voltaje impulsan la eficiencia en la electrónica moderna., Murata, https://www.murata.com/en-eu/s/blog/powering-the-future-how-high-voltage-mlccs-drive-efficiency-in-modern-electronics.html .
10. Equipo de ingeniería de aplicaciones HVC, Condensador de cerámica de alto voltaje Recursos técnicos, https://www.hv-caps.com